芯粒

小芯片（英語：chiplet，新加坡作芯粒，台湾作小晶片）[1][2][3][4][5][6][7]是一个微型集成电路（tiny integrated circuit，IC），包含明确定义的功能子集。它被设计为与单个封装内插器上的其他小芯片结合在一起。一组芯粒可以在混合搭配“乐高式”堆叠组件中实现。

作为一种异构集成技术，基于芯粒的设计技术可利用先进的封装技术将不同功能的多个异构芯片集成到单个芯片中，可有效应对摩尔定律失效。随着工艺节点向前发展，成本、设计周期和复杂性急剧上升，推动业界集中芯粒领域。 芯粒可允许IC设计人员合并不同工艺节点制造的芯片，并在不同的项目中重复使用，这有助于降低设计成本，提高良率[8]。

优点

Chiplet突破了SoC的四大設計極限：突破光罩面積規模極限；異質集成突破功能極限，不再受多工藝約束；算力可擴展提升芯片性；敏捷開發縮短工期極限[9]。

与传统单片系统相比，具有以下优点：

  • 可重新使用的知识产权：[10]同一个chiplet可以在许多不同的设备中使用
  • 异构集成：[11]芯粒可使用不同的工艺、材料和节点制造，每种工艺、材料和节点都可针对其特定功能进行优化
  • 裸片良率： [12]芯粒可以在组装前进行测试，从而提高最终器件的良率

在单个集成电路中一起工作的多个芯粒可称为多芯片模块、混合IC 、 2.5D集成电路或半导体先进封装。

芯粒可以与UCIe 、线束（BoW）、OpenHBI和OIF XSR等标准进行连接。

对于企业，芯粒有六大好處：可通過常規IC工藝實現先進性能；實現前道工藝和後道工藝的有效融合；減少了IP的問題；產品面市速度大大加快；具有系統級功能；設計更靈活且成本低[9]。

该术语由加州大学伯克利分校教授约翰·瓦兹内克创造，作为2006年RAMP项目（多处理器研究加速器，research accelerator for multiple processors）的组成部分[13][14]能源部的扩展，也包括RISC-V 架构。

参见

参考

  1. ^ Brookes. What Is a Chiplet?. How-To Geek. 25 July 2021 [28 December 2021]. （原始内容存档于2023-07-05）. 
  2. ^ Chiplet. WikiChip. [28 December 2021]. （原始内容存档于2023-03-15）. 
  3. ^ Semi Engineering "Chiplets （页面存档备份，存于互联网档案馆）" Retrieved 5 December 2022
  4. ^ Don Scansen, EE Times "Chiplets: A Short History （页面存档备份，存于互联网档案馆） Retrieved 5 December 2022
  5. ^ 台積公司研究成果獲得肯定成為2019年VLSI技術及電路研討會中亮點. 台灣積體電路製造股份有限公司. 2019-06-06 [2026-01-04]. （原始内容存档于2025-10-16）. 
  6. ^ 台積公司2023年OIP生態系統論壇宣布突破性成果，重新定義3D IC的未來. 台灣積體電路製造股份有限公司. 2023-09-28 [2026-01-04]. （原始内容存档于2024-01-25）. 
  7. ^ 一文讲透先进封装Chiplet的优缺点. 电子工程专辑 EE Times China. 2023-06-29 [2026-01-04]. 
  8. ^ Li, Tao; Hou, Jie; Yan, Jinli; Liu, Rulin; Yang, Hui; Sun, Zhigang. Chiplet Heterogeneous Integration Technology—Status and Challenges. Electronics. 2020-04-20, 9 (4) [2023-12-05]. ISSN 2079-9292. doi:10.3390/electronics9040670. （原始内容存档于2023-12-05） （英语）. 
  9. ^ 9.0 9.1 Chiplet能為芯片設計帶來哪些變革？ | uSMART. www.usmart.hk. [2023-12-05]. （原始内容存档于2023-12-05）. 
  10. ^ Keeler. Common Heterogeneous Integration and IP Reuse Strategies (CHIPS). DARPA. [28 December 2021]. （原始内容存档于2024-03-01）. 
  11. ^ Kenyon. Heterogeneous Integration and the Evolution of IC Packaging. EE Times Europe. 6 April 2021 [28 December 2021]. （原始内容存档于2023-05-24）. 
  12. ^ Bertin, Claude L.; Su, Lo-Soun; Van Horn, Jody. https://link.springer.com/chapter/10.1007/978-1-4615-1389-6_4 |chapterurl=缺少标题 (帮助). Known Good die (KGD). SpringerLink. 2001: 149–200 [7 October 2022]. ISBN 978-1-4613-5529-8. doi:10.1007/978-1-4615-1389-6_4. （原始内容存档于2022-10-12）. 
  13. ^ Patterson, D.A. https://ieeexplore.ieee.org/document/1620784 |chapterurl=缺少标题 (帮助). RAMP: Research accelerator for multiple processors - a community vision for a shared experimental parallel HW/SW platform. March 2006: 1– [2023-12-05]. ISBN 1-4244-0186-0. doi:10.1109/ISPASS.2006.1620784. （原始内容存档于2022-07-14）. 
  14. ^ Wawrzynek, John. Accelerating Science Driven System Design With RAMP. 2015-05-01 [2023-12-05]. OSTI 1186854. （原始内容存档于2023-05-11） （English）. 

扩展阅读

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