鰭式場效電晶體

双栅极FinFET器件
平面MOSFET

鰭式場效電晶體[1]（英語：Fin Field-Effect Transistor，簡稱：FinFET），是一种新的互補式金屬氧化物半導體（CMOS）場效電晶體，通过栅将极放置在导电沟道的两侧、三侧或四侧或环绕沟道（栅极四周），形成双栅极或多栅极结构，以改善电路对导体

的控制，并减少漏电流，缩短晶体管的闸长。[2]FinFET是一种立体的场效应管，屬於多閘極電晶體。这些器件之所以称为“鰭”式，因为其源漏区域在硅表面形成了鳍片。与平面CMOS技术相比，FinFET器件表现出显著更快的开关时间和更高的电流密度，[3]从而提升了性能和功耗效率。

FinFET是一种非平面晶体管，或称“三维”晶体管，[4]是现代纳米电子半导体器件制造的基础。当晶体管的尺寸小于25纳米以下，传统的平面场效应管的尺寸已经无法缩小。FinFET的主要思想是将场效应管立体化。[5]利用FinFET栅极的微芯片最初在2010年代初期实现商业化，并在14纳米、10纳米和7纳米制程节点中成为主流栅极设计。

单个FinFET晶体管通常包含多个鳍片，这些鳍片并排排列并由同一个栅极覆盖，在电学上作为一个整体工作。通过改变鳍片的数量可以调节驱动能力和性能，[6]驱动能力随鳍片数量的增加而增强。[7]

历史

多栅晶体管的实现方案

双栅极功率薄膜晶体管（TFT）的概念由H. R. Farrah与R. F. Steinberg于1967年提出。[8]双栅极MOSFET随后由関川敏弘（產業技術綜合研究所）于1980年在一份描述平面XMOS晶体管的专利中提出。[9]1984年，関川与林豊在电子技术综合研究所制造了XMOS晶体管。他们证明，通过将全耗尽SOI器件夹在两个连接在一起

的栅电极之间，可以显著抑制短沟道效应。[10][11]

第一种FinFET晶体管类型被称为耗尽型贫沟道晶体管（DELTA），由日立中央研究所的久本大等人二于1989年在日本首次制造。[10][12][13]该晶体管的栅极可以覆盖并电接触半导体沟道鳍片的顶部和侧面，或仅覆盖侧面。前者称为“三栅晶体管”，后者称为“双栅晶体管”。双栅晶体管的每一侧可以选择性地连接到两个不同的终端或接触点。这种变体被称为“分裂栅晶体管”，可以更精细地控制晶体管的工作

印度尼西亚工程师Effendi Leobandung在明尼苏达大学工作期间，于1996年第54届器件研究会议上与周郁（Stephen Y. Chou）共同发表了一篇论文，概述了将宽CMOS晶体管切割成许多窄宽度沟道的优势，从而通过增加有效器件宽度来改善器件缩放并增加电流。[14]这种结构正是现代FinFET的雏形。尽管通过切割成窄宽度牺牲了部分器件宽度，

但对于高鳍片而言，窄鳍片侧壁的导通能力足以弥补这一损失。[15][16]该器件具有35纳米沟道宽度和70纳米沟道长度。[14]

各种FinFET实现方案

1997年，DARPA向加州大學柏克萊分校的一个研究小组授予合同，以开发实用的三维亚微米FinFET技术。[17]该小组由久本大以及台积电的胡正明领导。团队在1998年至2004年间取得了以下突破。[18]久本大请求成为胡正明在伯克利研究小组的访问学者，随后胡正明邀请其加入DARPA资助的FinFET项目。

他们在2000年12月的一篇论文中创造了“FinFET”（鳍式场效应晶体管）一词，[23]用于描述在SOI衬底上构建的非平面双栅晶体管。[24]

2006年，来自韩国科学技术院（KAIST）和国家纳米制造中心的一组韩国研究人员开发出一种基于全环绕栅极（GAA）FinFET技术的3纳米晶体管，这是当时世界上最小的纳米电子器件。[25][26]2011年，莱斯大学研究人员马苏德·罗斯塔米与卡提克·莫汉拉姆证明，FinFET可以拥有两个电学独立的栅极，这为电路设计人员提供了更灵活的设计选择，以实现高效低功耗栅极。[27]

2011年，英特尔推出商业化的22纳米FinFET。[28]

2020年，胡正明博士因该项技术获得IEEE荣誉勋章，电气电子工程师学会（IEEE）认为该技术将晶体管带入了第三维度并延续了摩尔定律。[29]

在2018年2月开始，中国科学院微电子研究所就该技术涉及该所的部分专利对英特尔提出侵权诉讼，而英特尔多次反制，向中美两国的知识产权管理部门申请专利无效审议或复审，但均告失败，2020年7月28日，国家知识产权局口头受理了该次申请无效审议。[30]

商业化

业界首个工作电压仅为0.7伏特的25纳米晶体管于2002年12月由台积电展示。“Omega FinFET”设计因栅极包裹源漏结构后的形状与希腊字母“Ω”相似而得名，其N型晶体管的栅延迟仅为0.39皮秒（ps），P型为0.88ps。

2004年，三星展示了“体FinFET”设计，使大规模生产FinFET器件成为可能。他们展示了利用90纳米体FinFET工艺制造的动态随机存取存储器（DRAM）。[31]

2011年，英特尔展示了三栅晶体管，其栅极从三面包裹沟道，与平面晶体管相比，提升了能源效率并降低了栅延迟，从而获得了更佳性能。[32][33][34]

22纳米及以下工艺制造的商用芯片普遍采用FinFET栅极设计（但也存在低至18纳米的平面工艺，且12纳米工艺正在开发中）。英特尔在2011年为其Ivy Bridge微架構宣布了22纳米三栅极变体。[35]这些器件自2012年起开始出货。从2014年开始，各大晶圆代工厂（台积电、三星、格芯）在14纳米（或16纳米）节点上均采用了FinFET设计。

2013年，SK海力士开始16纳米工艺的商业化量产，[36]台积电开始16纳米FinFET工艺生产，[37]三星电子开始10纳米工艺生产。[38]台积电于2017年开始7纳米工艺生产，[39]三星于2018年开始5纳米工艺生产。[40]2019年，三星宣布计划于2021年商业化生产3纳米GAAFET工艺。[41]FD-SOI（全耗尽绝缘体上硅）被视为FinFET的一种潜在低成本替代方案。[42]

纳米电子FinFET半导体存储器的商业化生产始于2010年代。[3]2013年，SK海力士开始量产16纳米NAND闪存，[36]三星电子开始生产10纳米多层单元（MLC）NAND闪存。[38]2017年，台积电开始使用7纳米工艺生产SRAM存储器。[39]

参考资料

  1. ^ 存档副本. [2023-02-06]. （原始内容存档于2023-02-06）. 
  2. ^ 中芯国际集成电路制造有限公司首次公开发行人民币普通股（A股）股票并在科创板上市招股说明书 (PDF). 上海交易所科创板. [2020-06-03]. （原始内容存档 (PDF)于2020-06-03）. 
  3. ^ 3.0 3.1 Kamal, Kamal Y. The Silicon Age: Trends in Semiconductor Devices Industry (PDF). Journal of Engineering Science and Technology Review. 2022, 15 (1): 110–115 [2022-05-26]. ISSN 1791-2377. S2CID 249074588. doi:10.25103/jestr.151.14. （原始内容存档 (PDF)于2023-06-02）. 
  4. ^ What is Finfet?. Computer Hope. April 26, 2017 [4 July 2019]. （原始内容存档于2019-07-04）. 
  5. ^ 温德通. 集成电路制造工艺与工程应用. 北京: 机械工业出版社. 2024: 62. ISBN 978-7-111-76462-5 （中文）. 
  6. ^ Shimpi, Anand Lal. Intel Announces first 22nm 3D Tri-Gate Transistors, Shipping in 2H 2011. AnandTech. 4 May 2011 [18 January 2022]. （原始内容存档于May 6, 2011）. 
  7. ^ VLSI Symposium - TSMC and Imec on Advanced Process and Devices Technology Toward 2nm. 25 February 2024. 
  8. ^ Farrah, H. R.; Steinberg, R. F. Analysis of double-gate thin-film transistor. IEEE Transactions on Electron Devices. February 1967, 14 (2): 69–74. Bibcode:1967ITED...14...69F. doi:10.1109/T-ED.1967.15901. 
  9. ^ Koike, Hanpei; Nakagawa, Tadashi; Sekigawa, Toshiro; Suzuki, E.; Tsutsumi, Toshiyuki. Primary Consideration on Compact Modeling of DG MOSFETs with Four-terminal Operation Mode. TechConnect Briefs. 23 February 2003, 2 (2003): 330–333. S2CID 189033174. 
  10. ^ 10.0 10.1 Colinge, J. P. FinFETs and Other Multi-Gate Transistors. Springer Science & Business Media. 2008: 11 & 39. ISBN 9780387717517. 
  11. ^ Sekigawa, Toshihiro; Hayashi, Yutaka. Calculated threshold-voltage characteristics of an XMOS transistor having an additional bottom gate. Solid-State Electronics. August 1984, 27 (8): 827–828. Bibcode:1984SSEle..27..827S. ISSN 0038-1101. doi:10.1016/0038-1101(84)90036-4. 
  12. ^ Hisamoto, Digh; Kaga, Toru; Kawamoto, Yoshifumi; Takeda, Eiji. A fully depleted lean-channel transistor (DELTA)-a novel vertical ultra thin SOI MOSFET. International Technical Digest on Electron Devices Meeting. December 1989: 833–836. S2CID 114072236. doi:10.1109/IEDM.1989.74182. 
  13. ^ IEEE Andrew S. Grove Award Recipients. IEEE Andrew S. Grove Award. Institute of Electrical and Electronics Engineers. [4 July 2019]. （原始内容存档于September 9, 2018）. 
  14. ^ 14.0 14.1 Leobandung, Effendi; Chou, Stephen Y. Reduction of short channel effects in SOI MOSFETs with 35 nm channel width and 70 nm channel length. 1996 54th Annual Device Research Conference Digest. 1996: 110–111. ISBN 0-7803-3358-6. S2CID 30066882. doi:10.1109/DRC.1996.546334. 
  15. ^ Leobandung, Effendi. Nanoscale MOSFETs and single charge transistors on SOI (学位论文). Minneapolis, Minnesota: University of Minnesota: 72. June 1996. 
  16. ^ Leobandung, Effendi; Gu, Jian; Guo, Lingjie; Chou, Stephen Y. Wire-channel and wrap-around-gate metal–oxide–semiconductor field-effect transistors with a significant reduction of short channel effects需要付费订阅. Journal of Vacuum Science & Technology B: Microelectronics and Nanometer Structures Processing, Measurement, and Phenomena. 1997-11-01, 15 (6): 2791–2794. Bibcode:1997JVSTB..15.2791L. ISSN 1071-1023. doi:10.1116/1.589729. 
  17. ^ The Breakthrough Advantage for FPGAs with Tri-Gate Technology (PDF). 英特尔. 2014 [4 July 2019]. （原始内容存档 (PDF)于2019-10-17）. 
  18. ^ Tsu-Jae King, Liu. FinFET: History, Fundamentals and Future. University of California, Berkeley. Symposium on VLSI Technology Short Course. June 11, 2012 [9 July 2019]. （原始内容存档于28 May 2016）. 
  19. ^ Hisamoto, Digh; Hu, Chenming; Liu, Tsu-Jae King; Bokor, Jeffrey; Lee, Wen-Chin; Kedzierski, Jakub; Anderson, Erik; Takeuchi, Hideki; Asano, Kazuya. A folded-channel MOSFET for deep-sub-tenth micron era. International Electron Devices Meeting 1998. Technical Digest (Cat. No.98CH36217). December 1998: 1032–1034. ISBN 0-7803-4774-9. S2CID 37774589. doi:10.1109/IEDM.1998.746531. 
  20. ^ Hisamoto, Digh; Kedzierski, Jakub; Anderson, Erik; Takeuchi, Hideki. Sub 50-nm FinFET: PMOS (PDF). International Electron Devices Meeting 1999. Technical Digest (Cat. No.99CH36318). December 1999: 67–70 [2019-09-25]. ISBN 0-7803-5410-9. S2CID 7310589. doi:10.1109/IEDM.1999.823848. （原始内容 (PDF)存档于2010-06-06）. 
  21. ^ Hu, Chenming; Choi, Yang-Kyu; Lindert, N.; Xuan, P.; Tang, S.; Ha, D.; Anderson, E.; Bokor, J.; Tsu-Jae King, Liu. Sub-20 nm CMOS FinFET technologies. International Electron Devices Meeting. Technical Digest (Cat. No.01CH37224). December 2001: 19.1.1–19.1.4. ISBN 0-7803-7050-3. S2CID 8908553. doi:10.1109/IEDM.2001.979526. 
  22. ^ Ahmed, Shibly; Bell, Scott; Tabery, Cyrus; Bokor, Jeffrey; Kyser, David; Hu, Chenming; Liu, Tsu-Jae King; Yu, Bin; Chang, Leland. FinFET scaling to 10 nm gate length (PDF). Digest. International Electron Devices Meeting. December 2002: 251–254 [2019-09-25]. CiteSeerX 10.1.1.136.3757 可免费查阅. ISBN 0-7803-7462-2. S2CID 7106946. doi:10.1109/IEDM.2002.1175825. （原始内容 (PDF)存档于2020-05-27）. 
  23. ^ Hisamoto, Digh; Hu, Chenming; Bokor, J.; King, Tsu-Jae; Anderson, E.; et al. FinFET—a self-aligned double-gate MOSFET scalable to 20 nm. IEEE Transactions on Electron Devices. December 2000, 47 (12): 2320–2325. Bibcode:2000ITED...47.2320H. CiteSeerX 10.1.1.211.204 可免费查阅. doi:10.1109/16.887014. 
  24. ^ Hisamoto, Digh; Hu, Chenming; Huang, Xuejue; Lee, Wen-Chin; Kuo, Charles; et al. Sub-50 nm P-channel FinFET (PDF). IEEE Transactions on Electron Devices. May 2001, 48 (5): 880–886 [2026-03-29]. Bibcode:2001ITED...48..880H. doi:10.1109/16.918235. （原始内容存档 (PDF)于2017-08-14）. 
  25. ^ Still Room at the Bottom.(nanometer transistor developed by Yang-kyu Choi from the Korea Advanced Institute of Science and Technology ), Nanoparticle News, 1 April 2006 [6 July 2019], （原始内容存档于6 November 2012） 
  26. ^ Lee, Hyunjin; et al. Sub-5nm All-Around Gate FinFET for Ultimate Scaling. 2006 Symposium on VLSI Technology, 2006. Digest of Technical Papers. 2006: 58–59. ISBN 978-1-4244-0005-8. S2CID 26482358. doi:10.1109/VLSIT.2006.1705215. hdl:10203/698 可免费查阅. 
  27. ^ Rostami, M.; Mohanram, K. Dual-Vth Independent-Gate FinFETs for Low Power Logic Circuits (PDF). IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2011, 30 (3): 337–349. S2CID 2225579. doi:10.1109/TCAD.2010.2097310. hdl:1911/72088 可免费查阅. 
  28. ^ Wen-Chin Lee， Kedzierski, J. ，Takeuchi, H. ，Asano, K. ，Kuo, C. ， Anderson, E.， Tsu-Jae King，Bokor, J. ， Chenming Hu．FinFET-a self-aligned double-gate MOSFET scalable to 20 nm：IEEE Transactions on Electron Devices，2000：2320 - 2325
  29. ^ How the Father of FinFETs Helped Save Moore's Law: Chenming Hu, the 2020 IEEE Medal of Honor recipient, took transistors into the third dimension. IEEE综览. 21 April 2020 [27 December 2021]. （原始内容存档于2023-03-22） （英语）. 
  30. ^ cnBeta. 英特尔被控侵犯中科院微电子所FinFET专利 赔偿或超2亿元 - Intel 英特尔. cnBeta.COM. [2020-08-11]. （原始内容存档于2020-08-08） （中文（中国大陆））. 
  31. ^ Tsu-Jae King, Liu. FinFET: History, Fundamentals and Future. 加利福尼亚大学伯克利分校. Symposium on VLSI Technology Short Course. June 11, 2012 [9 July 2019]. （原始内容存档于28 May 2016）. 
  32. ^ Bohr, Mark; Mistry, Kaizad. Intel's Revolutionary 22 nm Transistor Technology (PDF). intel.com. May 2011 [April 18, 2018]. （原始内容存档 (PDF)于2013-01-30）. 
  33. ^ Grabham, Dan. Intel's Tri-Gate transistors: everything you need to know. TechRadar. May 6, 2011 [April 19, 2018]. （原始内容存档于2018-04-19）. 
  34. ^ Bohr, Mark T.; Young, Ian A. CMOS Scaling Trends and Beyond. IEEE Micro. 2017, 37 (6): 20–29. S2CID 6700881. doi:10.1109/MM.2017.4241347. The next major transistor innovation was the introduction of FinFET (tri-gate) transistors on Intel's 22-nm technology in 2011. 
  35. ^ Intel 22nm 3-D Tri-Gate Transistor Technology. Intel Newsroom. [2026-03-29]. （原始内容存档于2023-02-09）. 
  36. ^ 36.0 36.1 History: 2010s. SK海力士. [8 July 2019]. （原始内容存档于17 May 2021）. 
  37. ^ 16/12nm Technology. TSMC. [30 June 2019]. （原始内容存档于2019-07-10）. 
  38. ^ 38.0 38.1 Samsung Mass Producing 128Gb 3-bit MLC NAND Flash. Tom's Hardware. 11 April 2013 [21 June 2019]. （原始内容存档于21 June 2019）. 
  39. ^ 39.0 39.1 7nm Technology. TSMC. [30 June 2019]. （原始内容存档于2019-06-09）. 
  40. ^ Shilov, Anton. Samsung Completes Development of 5nm EUV Process Technology. www.anandtech.com. [2019-05-31]. （原始内容存档于April 18, 2019）. 
  41. ^ Armasu, Lucian, Samsung Plans Mass Production of 3nm GAAFET Chips in 2021, www.tomshardware.com, 11 January 2019 [2026-03-29], （原始内容存档于2022-09-15） 
  42. ^ Samsung, GF Ramp FD-SOI. 27 April 2018. 
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